大概在十年前，那时候FinFET刚开始铺开的时候业界已经隐隐有一种焦虑感，我们还能把摩尔定律撑多久？能不能撑到1纳米以下？

到了今天，连Intel都已经官宣了1.8nm的18A制程技术，台积电甚至已经在在酝酿1.4nm工艺了……

这些半导体先驱前仆后继，拼尽全力，只为了追寻摩尔定律的步伐，整个产业都在竭尽所能地完成当初摩尔定律定下来的KPI。

我们都知道，随着制程进入3nm、2nm甚至更小的节点，传统的硅MOSFET正在逼近它的物理极限。

量子隧穿效应、短沟道效应、功耗密度的非线性上升……

这些不是工程优化能轻易解决的了，是整个世界的物理规则在卡脖子。

未来会是材料革命还是架构创新，两种观点争论不休......

一、半导体架构发展

架构的发展方向更多地是“偷面积”实现更高的晶体管数量，在晶体管大小不变的情况下把它们排得尽可能地密，这么做的代价就是布线变得极为复杂。

现在的芯片晶体管只有薄薄一层，上面堆了20多层的导线。然而你堆再多的导线也只是用到了正面，还有背面没有用到。所以现在都在想办法把供电线移到背面。背面供电其实没什么玄乎，本质上还是为了空间利用最大化。

架构创新这个趋势从22nm planar FET 转向 FinFET 的时候就开始显现了。

因为尺寸过小，从一个方向控制 gate 开合已经难以满足需求，业界选择让 channel 凸起，从三个方向来控制，而不是更换 channel material。

然后直到现在的2nm，微细化发展到了三个方向也难以控制的地步。因此我们看到了 GAA 构造，Gate 从四个方向包裹 Channel，另外还将 Channel 分割成 4 (3) 部分，每一部分都由 Gate 环绕，以达到更加精细的电流控制。即使这样也没有更换 channel material。

GAA也是一种偷空间的办法。GAA本质上就是把FinFET竖起来，本来是立着的鳍片变成横放。这种做法本身节省的面积很有限，但GAA的好处是要增大晶体管的电流只要往上叠更多的鳍片，晶体管的占地面积保持不变。而FinFET要增加鳍片只能变得更宽，这点对CMOS电路是很有用的。

为了让Channel 能够摆得更近，业界尝试引入 Dielectric Wall 来防止横向的击穿，其中 Innar wall 就是早先 imec 提出的 Fork Sheet 构造。

接下来业界尝试将原本横向并排摆放的 p-mos 和 n-mos 改为垂直堆栈。仅需以前一半的投影面积就能获得相同的晶体管数量。这种结构被称作CFET（complementary FET）。

CFET 的具体制造方法目前还没有定论，有认为应当一层一层往上做的，也有认为应该在不同晶圆（wafer）上分别作出 p-mos 和n-mos 再通过 wafer bonding 贴在一起的。

即使发展到现在，有人会觉得这种玩法只是文字游戏，毕竟每个晶体管还是那么大，功耗还是那么多。

但芯片的功耗不完全是晶体管造成的，晶体管的排布也会影响线损和延迟。比如CFET就能极大地简化布线，减少寄生电容，从而降低功耗。如果是仅仅把两张芯片叠起来就没有这个效果。

说完晶体管构造，我们再看系统。我们看到这几年苹果的电脑端M系列芯片很强，它其实不是强在制程，而是强在了苹果它强大的架构重构和软硬协同能力

包括NVIDIA的GPU之所以能称霸AI，不也是靠的SIMD架构和张量核心？

再看AMD，AMD开发一颗芯片，它的产品时间线一般至少要两年，这两年时间里面可能几十个几百个工程师来了又走了，人员流动来流动去，可是AMD的产品每年一代又一代的接着发布，靠的是什么，靠的就是它稳定的平台和架构。

很多时候我们并不指望通过制程来大幅提效，而是通过Chiplet封装、异构计算、指令集扩展、AI加速模块的集成来带动性能增长，也就是所谓的后摩尔时代的异构架构创新。

甚至，你可以理解为，未来芯片不是一个大脑，而是一组多模态协作的器官，这其中，CPU、GPU、NPU、ISP、DSP、Memory IO都要协同工作。

架构的边界，正被打破。

那有没有结合材料和架构的探索？

当然有，比如IBM的Racetrack Memory，同时重新定义了结构与材料，英特尔的3D封装+硅光互连，其实也可以算一种系统级的材料架构协同。

二、半导体材料发展

再来看材料的创新，硅这个半导体界的老朋友，我们已经用了快七十年。

它的优势也十分明显：成熟的晶圆制造流程、低成本、高良率等等。

原则上是能动架构就不改材料的。

但如今发展到现在，它的缺陷也越来越明显，尤其在高频、高温、极小节点上。

直到最后实在没有办法，业界才开始打起 channel material 的主意。Si 有一个不适合做小的特性，随着 channel 越窄，Si 的载流子迁移率会越低。当追求晶体管密度到极致以后自然会撞上 Si 材料本身的物理限制——明明根据 scaling 法则越小的晶体管性能应该越高，但载流子迁移率低下导致性能反而会降低。而这时候新 channel material才会登场。

所以，整个行业近年来一直在积极寻找新材料的接棒人，像是SiGe、SiC、GaN这些，而且很多材料都已经在稳定的进行商用了。

SiGe和SOI是短期内配合FinFET/GAA的过渡材料，GaN和SiC在功率器件和射频上已经开始商用。

还有一些二维材料（如MoS₂、黑磷），这些年在学术界非常热门，被看作可能取代硅的未来材料之一。

另外还有碳纳米管、拓扑绝缘体、光子材料等等这些，虽然还处于实验室阶段，但也在不断推进。

TMDC(过渡金属硫属化物)作为一种二维材料，在仅有单层分子的情况下能表现出良好的载流子迁移率（TMDC 实际上越厚性能越差，和 Si 完全相反，是非常有意思的材料），被认为是代替 Si 的新一代 channel material。业界原本认为 2030 年就会引入 TMDC，但后来因为 GAA 、CFET 开发进度不理想，后来被推到 2035 年，又被推迟到最后2037 年。目前来看很大概率还会被继续推迟。

如果不负责任的预测的话，个人认为在真的撞到 Si 物理限制之前还会找出更优的构造来解决问题。2D Material还会被继续往后推迟。

不过话虽如此，当构造真的万策用尽的时候，2D Material 将会是 scaling 的终极答案，因此 fab 各厂以及 SPE 各厂目前都在投入 2D Material 相关的研发。

以下是Intel 2D Material研究情况：

以下是TSMC 2D Material研究情况：

新材料前景虽好，但话也说回来，新材料不是你想上就能上的。

问题不在于实验室内部，而在于整个大的产业——设备链、工艺窗口、封装兼容性、量产良率，这些才是最硬和最难突破的关口。

所以材料革命它不像是其他一些高新科技，在某一年里面就突然爆发了，它会更像是一代一代人在逐步接力去实现，去完成的。

半导体行业发展到现在，基本上很难出现唯一正确的方向，处于时代发展的十字路口，未来的趋势是材料+架构+系统集成三者融合演进。

1nm不是终点，而是分岔口，从那以后，速度更快的，不一定是在直线上跑的快的人，而是懂得怎么在弯道上面拐弯的人。

未来属于那些能跨学科、跨领域，理解工艺、设计、系统与AI融合的芯片新物种。

乾坤未定，任何一个方向都有可能是黑马，这是半导体行业的真正魅力所在。

最后，上一张IMEC对晶体管结构的预测的图：

来源：知乎

作者：Mercury 稗田椎菜 CFAteam